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Intra-Bus

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Daten-Austausch

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Daten-Synchronisation

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Testbarkeit

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Mechanischer Aufbau

 

Braincells sind als Prozeßrechner und nicht als Datenverarbeitungs- Maschinen konzipiert.
Dies führt zu einigen Konsequenzen:

Daten-Austausch
Verglichen mit dem PC sind weit mehr Zugriffe auf externe Daten erforderlich. Diese Daten können in ganz unterschiedlicher Form vorliegen; als analoge Messdaten (Temperaturwerte, Drucke, Kapazitäten, Wege) , als Schalterstellungen, als Digitaldaten (RS232) usw. In der Regel werden diese Daten von Funktionsbaugruppen aufgenommen, die bereits eine Vorauswertung dieser Daten vornehmen. Die Funktions- Baugruppen benötigen eigene Intelligenz sowie einfach zu gestaltende Datenpfade nach außen.

Die Realisierung mit Hilfe einer der üblichen Backpanel Strukturen wie PCI-Bus oder VME-Bus ist in diesem Einsatzbereich sehr ungünstig, da deren Rückwandverdrahtung im wesentlichen aus Adress-, Daten-, und Kontrollleitungen besteht. Datenpfade nach außen sind nur bedingt vorgesehen. Bei diesen Konzeptionen verfügt man zwar über eine sehr hohe Bus-Bandbreite, diese ist aber bei einem Prozessrechner in den seltensten Fällen erforderlich. Die Zugriffsmöglichkeiten nach außen sind dagegen verbaut.

Um Leitungen zu sparen und damit die Zugriffe nach außen zu ermöglichen, nutzen Braincells auf dem Rückwand-Bus eine serielle Übertragungstechnik . Die frei werdenden Leitungen können dann für die Zuführung von Prozesssignalen verwendet werden. Bei dem Einsatz von LVD- Treibern lässt sich trotz seriellem Datenverkehr immer noch eine Busbandbreite von einigen MB/s erzielen. Dies ist ausreichend, da die Master-Baugruppe über den Bus nicht auf Daten-Speicher zugreifen muss sondern  vorverarbeitete Messergebnisse abholen kann.

Der Datenaustausch wird durch die Master CPU initiiert. Sie gibt in einem unteilbaren Buszyklus ein Kommandowort aus, das unter anderem die Slave Adresse enthält. Kommandowort und Daten werden in serieller Form über den Bus übertragen. Nachdem ein Slave selektiert ist, können beliebig viele Übertragungszyklen stattfinden ohne dass neu adressiert werden muss. Um mehrere Baugruppen (max. 15) auf den Bus aufstecken zu können liefert die sendende Baugruppe auch den Takt. Bei Schreibbefehlen ist dies die Master-, bei Lesebefehlen ist es die Slave Baugruppe.
Im Standard Design greift die Master-CPU über IDMA auf den DSP zu.

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Synchronisation

 Bei Prozessrechnern wird zum Teil extreme Echtzeitfähigkeit benötigt. Messungen die auf mehreren Funktionsbaugruppen ausgeführt werden, müssen eventuell innerhalb weniger nsec. gleichzeitig gestartet werden.
Es kann aber auch notwendig sein, Messungen auf die Netzfrequenz zu synchronisieren um Störungen durch das Versorgungsnetz auszuschließen.
Um solche Aufgaben lösen zu können, verfügen BrainCells über einen Synchron-Bus, der aus vier Handshake Leitungen besteht. Ein Protokoll zur Nutzung dieser Leitungen ist definiert.

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Testbarkeit

Durch immer kleiner werdende Bauteile ist es kaum noch möglich, Baugruppen mit Nadelbrettadaptern zu testen. Bei BGA Bausteinen (Ball Grid Array) ist ein solcher Zugriff überhaupt nicht mehr möglich. Aus diesem Grund hat sich das JTag Boundary Scan Verfahren zum Test von Baugruppen durchgesetzt. Bei diesem Verfahren wird zu Testzwecken ein serieller Datenstrom auf JTag fähige Bausteine geschleust. Mit diesem können die Pins der Bausteine auf bestimmte Pegel gesetzt, sowie die Pegel der Pins gelesen werden.
Ursprünglich beschränkte sich dieses Verfahren auf den Test einzelner Baugruppen. Für Ferndiagnose ist es jedoch möglich, dieses Verfahren auf die Systemebene zu erweitern.
Auf dem Backpanel der BrainCells ist ein JTag Bus installiert. Der JTAG Test auf Systemebene wird durch eine spezielle Modulation des seriellen Clock-Signals (TCK) ermöglicht, ohne dass zusätzliche Leitungen erforderlich sind. Das Verfahren hat den Vorteil, dass der JTag Bus auch zum Lesen serieller Bausteine genutzt werden kann.
So lassen sich z.B. die Spannungen des Netzteils mit einem seriellen ADC messen und ohne Mehraufwand über den JTAG Bus auslesen. Auch die Programmierung der EPLD's erfolgt über den JTAG Bus.

Auf diese Art ist es möglich das System durchzutesten ohne Baugruppen aus dem Gehäuse zu entfernen. Dies ist eine Grundvoraussetzung für Fernwartung.

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Mechanischer Aufbau

Die Baugruppen können in Metall-Kassetten oder in 19'' Gehäuse eingebaut werden. Es sind zwei Formate definiert.

  1. Das übliche Euro-Karten Format 100*160mm. Baugruppen dieses Formats werden von vorne in die Gehäuse gesteckt

  2. Ein verkürztes Euro-Karten Format 100*80 mm. Dieses Format wird von hinten in 280mm tiefe Gehäuse gesteckt

Verkürzte Baugruppen können nur die Verbindungsleitungen zu den rückseitigen Steckern enthalten, spezielle Prozess- Adaptionen oder aber auch komplexere Funktionen wie z.B. den ArcNet Hub.  Die Kontaktierung erfolgt über  96pol. VG-Leisten.
Auf der verkürzten Baugruppe befindet sich eine invertierte Federleiste (90°).
Die Verbindung beider Baugruppen erfolgt über eine 96pol. VG Federleiste mit 17mm langen Wire Wrap Stiften.
Der Bus benötigt nur 3*8 Kontakte. Er wird auf die oberen 8 Pinreihen aufgepresst. Die unteren 24 Pin-Reihen sind für Benutzer spezifische Verbindungen frei. Insbesondere können bei Einzelsystemen die einzelnen Baugruppen mit Wire-Wrap Verbindungen oder einer speziellen gedruckten Schaltung  untereinander verbunden werden.

 

Intra-Bus aus einem 19" Gehäuse ausgebaut

Es sind folgende Baugruppen zu sehen (siehe Hotspots):

bulletIntra-Bus
bulletLichtleiter- Anschaltung mit
Digital I/O
bulletHaupt-CPU mit
CPU_D- Modul sowie
Arcnel Baugruppe (LAN-D)

 

BrainCell in Kassette.

Die beschriebenen Anwendungen wurden vielfach in Kassetten- Technologie aufgebaut. Die Baugruppen können aber auch in 19" Einschübe eingebaut werden. Bei kleineren Systemen, die maschinennah montiert werden sollen hat der Kassetteneinbau Vorteile.
Die gezeigte BrainCell kann bis zu 8 Sensoren bedienen

.
 

Geöffnete BrainCell
Auf der linken Seite befindet sich eine Analog- Baugruppe.
Auf der rechten Seite ist das Planar-Netzteil zu sehen.
Unter diesen beiden Baugruppen befindet sich der Hauptrechner sowie der BrainBus Adapter.
(Details siehe Hotspots)

Geöffnetes BrainCell- Gehäuse.

Im Bild sind zu sehen:

bulletDas Standard- Digital-Interface mit:
Seriell- Parallel- Wandler
Signalprozessor mit Flash EE-Prom
FPGA
bulletAnalog- Interface (hier: Kapazitiv-Messung)
bulletRS232- Schnittstelle
bulletTest- Interface
bulletI-Bus
bulletNetzteil mit Planar- Übertrager

 

 

 

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Stand: 19. August 2007 Technische Änderungen ohne Ankündigung jederzeit vorbehalten.